消息称 SK 海力士探索 HBM4 全新封装技术，通过缩小 DRAM 间隙提升性能

3 月 3 日消息，据韩媒 ZDNet 今天报道，三星电子与 SK 海力士正在激烈竞争 HBM4 的市场主导权，两家公司正在谋求技术变革，比拼谁能更快地赢得市场认可。

据报道，制约 HBM4 性能的关键在于 I/O 数量翻倍至 2048 个，虽然这一扩展提升了带宽，但更高密度的 I/O 走线也增加了信号干扰风险，同时电压传输方面的挑战也使得底层逻辑芯片向顶部 DRAM 层供电变得更加复杂。

据悉，SK 海力士正在为 HBM4 以及未来产品开发全新封装方案，核心措施包括提升 DRAM 厚度、缩小层间距。前者主要是将部分上层 DRAM 增加厚度，旨在提升整体稳定性；而后者则是在不增加整体封装厚度的前提下提高供电效率，能够加快数据传输速度并减少能耗。

不过间距缩小也带来了新挑战。更窄的间隙会让 MUF（注：模塑底部填充材料）更难稳定注入，可能导致缺陷产生。

为了解决这种问题，SK 海力士正在研发全新封装技术，核心理念是维持稳定良率，近期内部测试较为积极。

若该技术成功商业化，则有助于 HBM4 及后续产品中缩小 DRAM 间距、突破技术瓶颈，无需大规模资本支出即可提升 HBM4 的性能。