中国科学院微电子所突破 3D DRAM 技术：首次展示 4 层 3D 2T0C，数据保持 400 秒
中国科学院微电子所突破3D DRAM技术！首次展示4层3D 2T0C结构，数据保持400秒，实现3 bits/cell存储，存储密度大幅提升，引领下一代高容量存储新突破。
6 月 20 日消息，中国科学院微电子研究所 6 月 17 日发布消息称，集成电路制造技术全国重点实验室团队联合北京超弦设备研究院，在基于 IGZO（铟镓锌氧化物）的 2T0C 三维动态随机存取存储器（3D DRAM）研究方面取得新进展，并提出基于 2T0C 单元结构的单步高层三维集成方案，首次展示了四层 3D 2T0C 结构。
相关成果论文《Highly stackable 3D DRAM of Dual-gate IGZO 2T0C with Record 3 bits / cell and 400s Data Retention》已入选 2026 IEEE Symposium on VLSI Technology and Circuits（VLSI 2026）。
随着人工智能和高性能计算应用持续发展，业界对高容量、高带宽存储器的需求不断提升。传统 SRAM 受限于 6T 单元结构，难以兼顾更高存储容量；片外 DRAM 又会因访问延迟增加而影响带宽表现。
研究团队介绍称，基于 IGZO 的 2T0C 架构可集成于逻辑芯片后道工艺之上，被认为是兼顾高容量和高带宽的一种技术路线。
不过，现有 2T0C DRAM 研究主要集中于平面架构和垂直 4F² 架构，尚缺少能够实现单步多层堆叠的三维集成方案，限制了存储密度进一步提升。此次研究正是围绕这一问题展开。
研究团队提出的新型 3D DRAM 同时采用垂直字线架构和双栅 2T0C 单元设计，在读取裕度、双栅读取控制稳定性以及制造成本等方面进行了优化。
其中，基于双栅结构的 IGZO 晶体管实现了较好的器件性能和稳定性。研究人员表示，所制备的 3D 2T0C 单元兼具高速写入能力与长时间数据保持能力 —— 数据保持时间达到 400 秒，并成功实现了 3 bits / cell 存储，从而进一步提升了整体存储密度。
论文由中国科学院微电子研究所博士后廖福锡、北京超弦设备研究院研究员朱正勇担任第一作者，中国科学院微电子研究所研究员李泠、副研究员杨冠华，以及北京超弦设备研究院研究员赵超担任共同通讯作者。
